Tugas Pendahuluan 2

Tugas Pendahuluan 2

"Percobaan 2 Kondisi 6"



  • Percobaan 2 Kondisi 6 : Buatlah rangkaian T Flip Flop seperti pada modul percobaan dengan ketentuan input B0= 0, B1=Clock, B2=1

2. Gambar Rangkaian Simulasi [Kembali]


  • Rangkaian Percobaan 2 Kondisi 6







3. Video Simulasi [Kembali]


  • Video Simulasi Percobaan 2 Kondisi 6





 4. Prinsip Kerja Rangkaian [Kembali]


  • Prinsip Kerja Rangkaian Percobaan 2 Kondisi 6

Pada gambar rangkaian diatas merupakan rangkaian percobaan 2 kondisi 6 yaitu rangkaian T Flip Flop seperti pada modul percobaan dengan ketentuan input B0= 0, B1=Clock, B2=1.

Pada rangkaian T flip-flop ini merupakan rangkaian flip-flop yang telah di buat dengan menggunakan J-K Flip-flop yang kedua inputannya dihubungkan menjadi satu maka akan diperoleh flip-flop yang memiliki output Q dan Q' toogle (bisa berlogika "1 dan 0" atau "0 dan 1") ketika inputannya high dan outputnya akan tetap jika inputannya low.


Berdasarkan percobaan gambar diatas dimana rangkaian T flip flop menggunakan JK flip flop dengan IC 74LS112 dengan switch B1 terhubung clock, B2 terhubung input S dan B0 terhubung input R, lalu input J dan K terhubung ke power menjadi 1 yang akan berlogika 1. 

Pada switch B2 dan B0 terhubung pada input S dan R dengan aktif low, B2 berlogika 1 yang berarti aktif high terhadap input S yang seharusnya aktif low dan B0 berlogika 0 terhadap input R yang berarti aktif low. Sesuai dengan teori sebelumnya yang mana ketika salah satu inputan S atau R atau salah satunya aktif maupun keduanya non aktif pada inputannya, maka kondisi ini disebut kondisi input asinkron yang dimana input J, Clock dan K tidak akan aktif atau kita abaikan karena input S dan R yang akan mempengaruhi output Q dan Q'. Maka saat B2 berlogika 1 maka input S akan nonaktif karena input S aktif low, namun saat B0 berlogika 1 maka input R akan aktif karena input R aktif low, sehingga berdasarkan kondisi ini, input J, Clock dan K tidak akan aktif atau kita abaikan, maka output Q dan Q' akan dipengaruhi input S dan R.

Oleh karena itu, saat S nonaktif karena input S aktif high berlogika 1 dan R aktif karena input R aktif low berlogika 0, maka output Q akan berlogika 0 dan Q' merupakan invers dari Q yang akan menghasilkan output 1.



 5. Link Download [Kembali]

File HTML [download]
File Datasheet IC 74LS112 [download]
File Datasheet Switch SW-SPDT [download]
File Gambar Rangkaian 2 [download]
File Video Rangkaian 2 [download]
File Rangkaian Percobaan 2 Kondisi 6 [download]





Langganan: Postingan (Atom)