Tugas Pendahuluan 1

Tugas Pendahuluan 1

"Percobaan 1 Kondisi 8"

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja Rangkaian

5. Link Download

1. Kondisi [Kembali]

Percobaan 1 Kondisi 8 : Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=0, B2=1, B3=don't care, B4=don't care, B5=0, B6=don't care.

2. Gambar Rangkaian Simulasi [Kembali]

Rangkaian Percobaan 1 Kondisi 8

3. Video Simulasi [Kembali]

Video Simulasi Percobaan 1 Kondisi 8

4. Prinsip Kerja Rangkaian [Kembali]

Prinsip Kerja Rangkaian Percobaan 1 Kondisi 8

Pada gambar rangkaian diatas merupakan rangkaian percobaan 1 kondisi 8 yaitu rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=0, B2=1, B3=don't care, B4=don't care, B5=0, B6=don't care. Pada JK flip flop memiliki inputan S yaitu set, R yaitu reset, input J, clock, dan K, lalu output Q dan Q'.

Prinsip Kerja JK Flip Flop (Rangkaian Kanan):

Prinsp kerjanya yaitu ketika input S berfungsi aktif, maka input S akan mempengaruhi set nilai logika output Q, lalu Q' diperoleh dari output Q yang diinverskan. Ketika R berfungsi aktif, maka input R akan mempengaruhi reset output Q kembali berlogika 0. Kondisi ketika salah satu inputan S atau R atau salah satunya aktif maupun keduanya non aktif pada inputannya, maka kondisi ini disebut kondisi input asinkron yang dimana input J, Clock dan K tidak akan aktif atau kita abaikan karena input S dan R yang akan mempengaruhi output Q dan Q'. Namun jika input S dan R saling nonaktif, maka input J, clock, dan K akan memegang kendali dalam pengaruh hasil logika output Q dan Q'.

Berdasarkan percobaan gambar diatas diperoleh bahwa pada switch B1 dan B0 terhubung pada input S dan R dengan aktif low pada IC 74LS112, B1 berlogika 0 yang berarti aktif low terhadap input S dan B0 berlogika 1 yang berarti aktif high terhadap input R yang seharusnya aktif low. Sesuai dengan teori sebelumnya yang mana ketika salah satu inputan S atau R atau salah satunya aktif maupun keduanya non aktif pada inputannya, maka kondisi ini disebut kondisi input asinkron yang dimana input J, Clock dan K tidak akan aktif atau kita abaikan karena input S dan R yang akan mempengaruhi output Q dan Q'. Maka saat B1 berlogika 0 maka input S akan aktif karena input S aktif low, saat B0 berlogika 1 maka input R akan nonaktif karena input R aktif low, sehingga berdasarkan kondisi ini, input J, Clock dan K tidak akan aktif atau kita abaikan, maka output Q dan Q' akan dipengaruhi input S dan R.

Oleh karena itu, saat S aktif karena input aktif low berlogika 0 dan R nonaktif karena input R aktif low berlogika 1, maka output Q akan berlogika 1 dan Q' merupakan invers dari Q yang akan menghasilkan output 0.

Prinsip Kerja D Flip Flop (Rangkaian Kiri) :

Prinsp kerjanya yaitu ketika input D berfungsi aktif ( aktif high berlogika 1 atau aktif low berlogika 0), maka input D akan mempengaruhi set nilai logika output Q, lalu Q' diperoleh dari output Q yang diinverskan, input clock akan mempengaruhi input D terhadap output Q yang dimana jika clock aktif maka input D dapat mempengaruhi output Q, namun jika nonaktif, maka input D tidak dapat mempengaruhi output Q.

Pada percobaan, B6 terhubung clock diabaikan,pada switch B1 dan B0 terhubung pada input S dan R dengan aktif low pada IC 7474, switch B1 berlogika 0 yang berarti aktif low terhadap input S dan B0 berlogika 1 yang berarti aktif high terhadap input R yang seharusnya aktif low, lalu switch B5 terhubung input D berlogika 0. Sesuai dengan teori sebelumnya yang mana ketika salah satu inputan S atau R atau salah satunya aktif maupun keduanya non aktif pada inputannya, maka kondisi ini disebut kondisi input asinkron yang dimana input D dan Clock tidak akan aktif atau kita abaikan karena input S dan R yang akan mempengaruhi output Q dan Q'. Maka saat B1 berlogika 0 maka input S akan aktif karena input S aktif low, saat B0 berlogika 1 maka input R akan nonaktif karena input R aktif low, sehingga berdasarkan kondisi ini input D dan Clock tidak akan aktif atau kita abaikan, maka output Q dan Q' akan dipengaruhi input S dan R.

Oleh karena itu, saat S aktif karena input aktif low berlogika 0 dan R nonaktif karena input aktif low berlogika 1, maka output Q akan berlogika 1 dan Q' merupakan invers dari Q yang akan menghasilkan output 0.